1. 보고서가 실제로 말하는 내용

9월 30일, 대만의 Economic Daily는 반도체 장비 업계 소식통을 인용해 TSMC가 Phoenix, Arizona 캠퍼스 외부에 제조 기지를 설립하고 그곳에 6개의 추가 첨단 웨이퍼 팹을 건설할 계획이라고 보도했습니다. 보도는 잠재 투자 규모를 TSMC Arizona와 이미 연관된 $265 billion 이상으로 제시했고, Dallas와 더 넓은 North Texas 지역을 가장 유력한 위치로 지목했습니다.

소싱은 주장만큼이나 중요하다. 장비 공급업체는 팹 계획을 가장 먼저 보는 축에 속한다. 장비 리드 타임 때문에 조기 생산능력 예약이 불가피하기 때문이다. 이들은 또한 최종 이사회 결정을 가장 늦게 보는 축에 속한다. 이들의 가시성을 바탕으로 한 보고서는 의도와 부지 준비에 관한 신호일 뿐, 서명된 약속은 아니다.

TSMC는 이 계획을 확인하지 않았다. 대만 언론에 인용된 정부 관계자들은 텍사스에 반도체 산업 기반이 있으며 평가 중인 입지 중 하나가 될 수 있지만, 어떤 투자든 TSMC 이사회가 결정하고 회사가 발표해야 한다고 말했다. 같은 관계자들은 연구개발이 계속 대만에 기반을 두고 있으며, 가장 첨단 공정 개발도 대만에 남을 것이라고 거듭 강조했다.

공급망 신호, 당국이 부인하지 않았다는 점, 그리고 R&D가 대만에 남는다는 재확인이라는 조합은 이전의 모든 TSMC 확장 발표에 앞서 나타났던 패턴이다. 이는 사실이라기보다 선행 지표로 취급할 가치가 있다.

2. 애리조나 사다리: $65B, 그다음 $165B, 그다음 $265B

6개 팹으로 구성된 두 번째 사이트의 규모를 이해하려면 첫 번째 사이트가 어떻게 성장했는지 살펴보는 것이 도움이 된다.

2020년부터 2024년까지 TSMC는 애리조나에서 총 투자액 약 $65 billion 규모로 세 개의 팹 건설을 시작했다. 첫 번째인 4nm 시설은 2024년에 양산에 들어갔다. 두 번째인 3nm 팹은 2027년 하반기 양산 예정으로, 원래 계획인 2028년보다 1년 앞선다. 세 번째는 2025년 4월 착공했으며 2028년 N2 및 A16으로 생산을 시작할 것으로 예상되고, 2030년경 양산 수준의 생산량에 도달할 것으로 보인다.

2025년 3월, 회장 겸 CEO C.C. Wei는 추가 $100 billion을 발표했습니다: 월 20,000~25,000장 규모의 팹 3개 추가, 첨단 패키징 시설 2개 — SoIC용 AP1과 CoPoS용 AP2 — 그리고 대형 R&D 센터입니다. 이로써 대미 투자 약정은 $165 billion이 되었습니다.

2026년 7월, 2분기 실적 발표 콜에서 TSMC는 애리조나에 추가 $100 billion을 투입한다고 밝혀 총액이 $265 billion, 즉 대략 RMB 1.8 trillion이 되었습니다. 이 자금은 4개 이상의 추가 팹과 첨단 패키징 라인에 배정되어, 미국 클러스터를 2nm 이하 공정에 집중된 10개 팹과 2개 패키징 시설 쪽으로 확대합니다.

이 패턴은 단일 결정이 아니라 사다리입니다. 각 단계는 고객 수요로 정당화되었고, 각 단계가 다음 단계를 정당화하기 쉽게 만들었습니다. 더 큰 클러스터가 건설, 유틸리티, 인력 개발의 고정비를 분산하기 때문입니다. 텍사스의 두 번째 부지는 사다리가 처음으로 애리조나를 벗어나는 사례가 될 것이며, TSMC가 클러스터를 확장하는 것이 아니라 복제해야 하는 첫 사례가 될 것입니다.

3. 피닉스에 더 짓는 대신 두 번째 부지를 선택하는 이유

당연히 드는 의문은 TSMC가 이미 10개 팹이 계획된 캠퍼스를 보유한 상황에서 왜 새로운 곳에 건설하느냐는 것입니다. 답은 팹만이 부지가 소비하는 유일한 것이 아니라는 데 있습니다.

선단 fab은 전례 없는 규모의 산업 고객이다. 막대한 양의 초순수, 이중화된 고전압 전력, 특수가스, 그리고 타이트한 노동 시장에서 채용·교육·유지할 수 있는 인력이 필요하다. 점점 더 많은 생산능력을 한 부지에 집중하면 역규모의 경제가 발생한다. fab을 더 많이 추가할수록 공유 인프라는 더욱 압박을 받는다.

생산능력 분산은 비용 결정일 뿐 아니라 리스크 관리 결정이다. 두 번째 클러스터는 단일 유역, 단일 전력망 연계, 단일 지역 노동 풀, 단일 인허가 병목 집합에 대한 노출을 줄여준다. 또한 TSMC에 워싱턴의 두 번째 정치적 지지 기반을 제공하며, 이는 보조금 조건이 재협상될 때 중요하다.

공급망 논거도 있다. 애리조나 생태계는 아직 성숙 중이다. 노스텍사스에는 이미 반도체 제조, 장비, 소재, 포토닉스 기업의 기반이 더 촘촘하다. 공급업체가 이미 있는 곳에 클러스터를 두면 인증 주기가 단축되고, 한 고객에게 서비스하기 위해 새 사이트를 열어야 하는 공급업체 수가 줄어든다.

물과 전력의 산술

선단 fab은 업계 밖 사람들이 놀랄 만한 규모로 물을 소비한다. 초순수는 공정 단계 사이에서 웨이퍼를 세정하는 데 사용되며, 이를 생산하는 처리 시스템 자체도 상당한 자본 항목이다. TSMC의 애리조나 사이트는 높은 재활용률을 염두에 두고 설계되었지만, 재활용은 소비를 줄일 뿐 없애지는 못하며, 여러 fab이 가동되면 잔여 수요는 여전히 하루 수백만 갤런으로 측정된다.

전력은 두 번째 제약이다. fab 10개 클러스터는 중형 도시에 맞먹는 부하를 끌어오며, 이중화가 필요하다. 한 번의 중단으로 수백만 달러 가치의 웨이퍼가 폐기될 수 있기 때문이다. 미국의 전력망 연계 대기열은 그 자체로 병목이 되었으며, 대형 산업 고객들은 전력망 업그레이드를 수년간 기다리고 있다. 다른 전력망 지역에 두 번째 클러스터를 입지시키는 것은 부분적으로 피닉스 자체 부하와 경쟁하는 것을 피하는 방법이다.

텍사스는 풍부한 토지와 대규모 산업 전력 기반을 갖추고 있지만, 가뭄 이력과 극한 기상으로 시험대에 오른 전력망도 가지고 있습니다. 따라서 부지 선정 과정은 부동산 결정이라기보다 인프라 협상에 가까워질 것입니다: 용수권, 처리 용량, 변전소 시점 및 장기 공급 계약이 그것입니다. 이러한 협상은 토지 옵션보다 오래 걸리며, 이는 보도된 계획이 발표보다 수년 앞설 수 있는 이유 중 하나입니다.

4. 왜 댈러스와 노스텍사스인가

Wells Fargo 분석가들은 종종 실리콘 프레리(Silicon Prairie)라고 불리는 댈러스–포트워스 회랑을 두 번째 캠퍼스의 합리적인 입지로 설명했습니다. 이 지역에는 이미 Texas Instruments, Samsung, Coherent 및 Terafab의 제조 시설이 있으며, TSMC는 오스틴에서 설계 서비스 센터를 운영하고 있습니다.

이 클러스터는 단지 팹만이 아닙니다. 노스텍사스는 20년에 걸쳐 웨이퍼 제조, 장비, 소재, 광통신 및 전자 제조 역량을 구축해 왔습니다. 이는 프로젝트의 눈에 띄지 않는 부분, 즉 장비를 교정하고, 예비 부품을 공급하고, 화학 폐기물을 처리하고, 기술자를 교육하는 기업들에게 중요합니다.

토지, 전력, 인재는 분석가들이 가장 자주 언급하는 세 가지 변수입니다. 텍사스는 풍부한 토지와, 신뢰성 논란이 있더라도 대규모 산업 부하를 지원할 수 있는 전력망을 갖추고 있습니다. 공과대학과 성장하는 반도체 인력도 있습니다. 또한 첨단 제조를 우선순위로 삼은 주 정부가 있습니다.

반론은 물입니다. 첨단 팹은 재활용을 많이 하지만 여전히 안정적인 공급이 필요하며, 텍사스는 심각한 가뭄 주기를 겪어 왔습니다. 모든 부지 결정은 피닉스가 이미 답한 질문에 답해야 할 것이며, 이는 계획이 결정된 것이 아니라 검토 중이라고 설명되는 이유 중 하나일 수 있습니다.

5. 아무도 보도자료에 넣지 않는 정책 계층

확장 곡선은 순전히 상업적이지 않으며, 보도는 이를 명확히 보여준다.

미국 상무장관 하워드 러트닉은 워싱턴이 TSMC에 투자 확대를 압박했다고 말했으며, 다양성·형평성·포용성 조항을 근거로 들고 100% 관세 위협을 사용해 회사를 최초의 미국 약속으로 밀어붙였다. 보도들은 또한 미국 내 반도체 공장을 최소 5개 더 건설하겠다는 약속과 교환해 대만산 제품에 대한 관세를 20%에서 15%로 인하하겠다는 제안을 설명했다. 대만 언론은 이 같은 합의를 노골적인 표현으로 규정했다.

분석가들은 또한 미국에 공장을 건설하지 않는 반도체 제조사에 최대 200%에 달하는 관세를 부과하겠다는 위협을 두 번째 캠퍼스 계획의 배경 요인으로 지목했다. 후속 팹이 더 첨단 공정을 사용할 것이기 때문에 투자 규모는 첫 번째 캠퍼스를 초과할 것으로 예상된다.

구매자에게 정책 계층은 중요하다. 생산능력이 어디에 배치되는지의 경제성을 바꾸기 때문이다. 관세 위협을 충족하기 위해 건설된 팹은 고객 계약을 이행하기 위해 건설된 팹과 다른 가동률 전략을 갖는다. 초기 가동률이 더 낮게 운영되고, 비용 목표에 도달하는 데 더 오래 걸리며, 더 높은 자본 기반을 회수하도록 가격이 책정될 수 있다. 이 모든 것은 결국 웨이퍼 가격에 나타난다.

6. 비용 문제: 2x to 5x

TSMC는 비용 격차에 대해 이례적으로 솔직하게 밝혀 왔다. 미국에서 건설하는 비용은 대만에서 건설하는 비용의 약 2~5배다. 웨이퍼당 감가상각비는 약 4배 높다. 인건비는 두 배 이상이다.

이 수치들은 서로 겹쳐 증폭된다. 감가상각비가 4배이고 인건비가 2배인 팹은 웨이퍼당 더 높은 가격을 받거나, 더 높은 가동률로 운영하거나, 낮은 마진을 감수해야 한다. TSMC의 가격 결정력이 가장 강한 선단 노드에서는 이 격차를 흡수할 수 있다. 성숙 노드에서는 그럴 수 없다.

인력은 비용 문제의 나머지 절반이다. 애리조나 사이트에는 약 2,200명의 직원이 있으며, 이 중 약 절반이 대만에서 파견되었다. 이 비율은 얼마나 많은 암묵지가 여전히 이전되고 있는지를 보여주는 척도이며, 비용도 많이 든다. 파견 엔지니어는 더 많은 비용이 들고, 대만에서도 이들이 필요하기 때문이다.

현지 채용은 장기 프로젝트다. 워싱턴이 거론한 DEI 요건은 또 다른 긴장의 층을 더한다. 회사가 특정 엔지니어링 문화를 재현하려는 동시에 이 요건이 채용 기준을 형성하기 때문이다. 그 논쟁의 어느 쪽도 해결되지 않았으며, 이는 두 번째 클러스터에 얼마나 빠르게 인력을 배치할 수 있는지에 영향을 미칠 것이다.

7. 6개 팹이 실제로 생산하게 될 것

보고서가 정확하다면, 생산능력 계산은 간단하다. 팹당 월 20,000~25,000웨이퍼(TSMC가 2025년 3월 추가분에 사용한 범위)라면, 6개 팹은 월 120,000~150,000웨이퍼의 첨단 생산능력을 추가하게 된다.

이는 단독으로 보면 큰 수치이고 맥락 속에서는 중간 정도의 수치다. 보도에 따르면 TSMC의 전체 2nm 생산능력은 2026년 말까지 월 약 120,000장에 도달할 것으로 예상되며, 이는 이전 추정치인 90,000~100,000장보다 증가한 것이다. 6개 팹으로 구성된 캠퍼스는 완전히 램프업되면 그 수치를 대략 두 배로 늘리겠지만, 램프업에는 수년이 걸린다. 건설, 장비 반입, 공정 인증 및 고객 인증 각각이 시간을 소모한다.

그 표에서 두 가지 세부 사항은 총계보다 더 중요하다. 첫째, 애리조나 계획에는 이미 패키징 — AP1 및 AP2 —이 포함되어 있으며, 이는 미국 클러스터가 아시아 패키징에 웨이퍼를 공급하는 소스가 아니라 자체 완결형 흐름으로 설계되고 있음을 의미한다. 둘째, 보도된 대로 텍사스 계획은 웨이퍼 전용이다. 그대로라면 노스텍사스는 최소한 초기에는 첨단 패키징을 위해 애리조나나 타이완에 의존하게 될 것이다.

장비 리드 타임과 램프 곡선

발표와 실제 생산 사이에 그렇게 많은 해가 걸리는 이유 중 하나는 장비 자체가 희소하기 때문이다. 극자외선 리소그래피 장비는 주문 제작되며, 주문에서 설치까지의 리드 타임은 역사적으로 주 단위가 아니라 분기 단위로 측정되어 왔다. 신규 팹은 건물이 완공되기 훨씬 전에 장비를 예약해야 하며, 이 때문에 장비 공급업체들은 대중보다 프로젝트를 먼저 아는 경우가 많다.

램프는 또한 병렬이 아니라 순차적으로 진행된다. 팹은 건설에서 장비 설치로, 그다음 테스트 웨이퍼에 대한 공정 인증으로, 그다음 고객 인증으로 이동하며, 그 후에야 양산에 들어간다. 각 단계에는 고유한 수율 학습 곡선이 있다. 2028년에 건설을 시작하는 팹조차 2030년 전에는 의미 있는 생산량에 기여하지 못할 것이며, 첫해는 판매 가능한 생산량이 아니라 인증 런에 소모될 것이다.

그 시점 때문에 보도된 텍사스 계획은 2030년 이후 용량으로 읽어야 합니다. 이는 장기 할당과 공급업체 투자에 영향을 미치며, 2027년이나 2028년에 협상될 공급과는 무관합니다.

8. 패키징이 진짜 제약 요인이다

AI 가속기의 경우, 병목은 오래전에 리소그래피가 아니게 되었습니다. 바로 패키징입니다.

CoWoS — chip-on-wafer-on-substrate —는 로직 다이와 HBM 스택을 인터포저 위에 올리는 2.5D 플랫폼입니다. 모든 고급 AI 가속기가 이에 의존하며, 용량은 수년째 매진 상태입니다. 중국 기술 포럼에서 발표된 TSMC의 로드맵은 한 단어, 즉 '더 크게'를 중심으로 구축되었습니다.

슬라이드의 로드맵은 구호가 아니라 일정입니다. 2024년에 TSMC는 HBM3 스택 8개를 갖춘 3.3-reticle 패키지를 출하했습니다. HBM3E 또는 HBM4 스택 12개를 갖춘 5.5-reticle 버전은 2026년에 98% 이상의 수율로 생산 중입니다. HBM4E 스택 12개를 갖춘 9.5-reticle 패키지가 2027년에 뒤따릅니다. HBM5 스택 20개를 갖춘 14-reticle 버전은 2028년으로 예정되어 있으며, HBM5E 스택 24개를 갖춘 14-reticle보다 큰 패키지는 2029년으로 예정되어 있습니다.

각 단계는 단일 유닛으로 취급하고 본딩하며 테스트해야 하는 실리콘의 양을 늘리고, 각 단계는 패키징 라인의 자본 집약도를 높인다. 또한 단일 조립 단계에서 위험에 노출되는 가치도 높인다: 20개의 HBM 스택을 탑재한 패키지는 이를 공급한 웨이퍼보다 훨씬 더 큰 가치가 있다.

SoIC는 다른 방향을 나타낸다: 더 커지는 것이 아니라 더 조밀해지는 것이다. CoWoS가 2.5D인 반면 SoIC는 3D이며, TSMC에 따르면 인터커넥트 밀도는 56배, 전력 효율은 5배다. 피치 로드맵도 마찬가지로 명확하다: 2023년 N7의 9µm, 2025년 양산에 들어가는 N5의 6µm, N4 및 N3P의 6µm, 2028년 N2P의 5µm, 2029년 A14 스태킹용 4.5µm다. 수직 연결은 수평 라우팅의 밀도에 접근하고 있다.

그렇기 때문에 대만의 패키징 구축은 헤드라인에 나오는 팹 수보다 더 중요하다. Chiayi AP7에는 NT$500 billion 이상의 투자가 집행된다. 1단계에는 2027년을 목표로 하는 P1과 P2가 포함된다. P1은 Apple 전용 WMCM 라인으로 설명되며, P2와 P3는 CoWoS에 집중하고, CoPoS는 P4 또는 P5에서 예상된다. 전체 부지는 2028년 말에서 2029년 사이에 양산에 도달할 예정이다.

HBM 커플링 문제

패키지 스케일링은 패키징만의 문제가 아니다. 20개의 HBM 스택을 통합한 14x-reticle CoWoS 패키지는 오늘날의 부품보다 가속기당 훨씬 더 많은 메모리와 기판 면적을 소비한다. 패키지는 시스템 수준의 BOM이 된다: 로직 다이, HBM 스택, 인터포저, 기판, 열 인터페이스 및 조립 수율이 모두 상호작용한다.

그러한 결합은 패키징 용량과 메모리 공급을 함께 계획해야 하는 이유입니다. HBM 공급이 패키징 용량보다 더 느리게 증가하면 패키징 라인은 설비 용량을 밑돌게 됩니다. 패키징이 뒤처지면 HBM은 재고로 쌓입니다. TSMC의 로드맵 — 생산 중인 5.5x, 2028년 20스택의 14x, 2029년 24스택 —은 사실상 업계가 액셀러레이터당 얼마나 많은 HBM을 소비할 것으로 예상해야 하는지에 대한 진술입니다.

수율은 이러한 효과를 더욱 키웁니다. TSMC는 5.5x 버전에서 98% 수율을 보고했는데, 이는 복잡한 어셈블리로서는 놀라운 수준입니다. 그러나 패키지 면적이 커질수록 패키지당 양품 다이 수가 증가하고, 불량 패키지 비용도 그에 따라 증가합니다. 더 큰 패키지는 단일 어셈블리 단계를 통해 더 많은 가치를 이동시키므로, 패키징 수율은 기술적 각주가 아니라 재무적 변수가 됩니다.

9. 자이 3단계: 패키징 팹 5개 추가

9월 23일, 대만 당국은 자이 과학공원 확장에 대한 정보 공개 및 공개 의견 수렴 절차를 발표했습니다. 이는 흔히 자이 3단계로 불립니다. 계획에 따르면 TSMC는 이곳에 AI, 이종 패키징, 실리콘 포토닉스, 고속 광대역, 양자 기술 및 넷제로를 아우르는 첨단 패키징 팹 5개를 추가할 계획입니다.

계획이 실현되면 자이에 있는 TSMC의 패키징 거점은 10개 팹으로 늘어날 것입니다. 이는 해당 사이트를 세계 최대 첨단 패키징 클러스터 중 하나로 만들 것이며, 기존 주난 및 타이난 사이트와 나란히 — 대체하지 않고 — 위치하게 될 것입니다.

2023년 6월에 문을 연 주난 AP6는 3D Fabric 전공정 및 후공정과 테스트를 통합한 TSMC의 첫 완전 자동화 시설이었습니다. 이는 대만에서 가장 큰 CoWoS 기지이며 NVIDIA와 AMD의 핵심 주문을 맡고 있습니다. Innolux 팹에서 전환된 타이난 AP8은 AP6보다 더 크게 계획되어 있으며, CoWoS를 먼저 수용하고 이후 팬아웃(InFO) 및 3D IC 라인이 뒤따를 가능성이 있는 것으로 예상됩니다. 대만 언론은 타이난에 첨단 패키징 팹 4개를 추가로 건설할 계획도 보도했습니다.

지리적 배치는 전략이 무엇인지 말해준다. 웨이퍼 팹은 정책과 고객 이유로 미국으로 이동하고 있다. 패키징은 대만에 남아 있는데, 생태계, 엔지니어링 깊이, 클러스터 밀도를 복제하기 가장 어려운 곳이기 때문이다.

10. 수요 근거

확장 계획은 주문이 이를 뒷받침할 때만 신뢰할 수 있으며, 보고서의 주문 데이터는 이례적으로 구체적이다.

주요 고객인 Apple, NVIDIA, AMD, Qualcomm, MediaTek은 주문을 10%에서 20% 늘린 것으로 알려졌다. TSMC는 2nm 생산능력을 가속화하고 있으며, 월 생산량은 연말까지 120,000웨이퍼에 달할 수 있어 앞선 시장 추정치인 90,000에서 100,000웨이퍼를 웃돌 전망이다. Y.J. Hou 수석 부사장은 North America Technology Forum에서 올해 5개의 2nm 팹이 동시에 램프업 중이라고 말했으며, 이는 회사 역사상 처음이다.

공정 로드맵은 그 효과를 증폭시킨다. TSMC는 N2 및 A16 생산능력이 2026년부터 2028년까지 70%의 연평균 복합 성장률로 증가하고, N3 및 N5 생산능력은 2022년부터 2027년까지 25% 성장할 것으로 예상한다. N2의 첫해 웨이퍼 생산량은 동일 시점의 N3보다 45% 높을 것으로 예상되며, 이는 R&D와 제조 간의 더 긴밀한 협력을 반영한다.

AI 수요가 원동력이다. 2022년부터 2026년 사이 AI 가속기에 대한 고객 수요는 11배, 대형 다이 웨이퍼 수요는 6배 증가했다. 대형 다이는 바로 패키징 생산능력을 가장 많이 소비하는 제품이며, 이것이 CoWoS와 SoIC 확장이 웨이퍼 확장 이후가 아니라 이와 병행해 진행되는 이유다.

주문 증가가 실제로 의미하는 것

주요 고객 5곳으로부터의 10%~20% 주문 증가는 미미하게 들린다. 최첨단 제조에서는 그렇지 않은데, 해당 고객들은 이미 할당되어 있기 때문이다. 그 정도 규모의 추가 주문은 새로 검증된 생산능력이나 다른 누군가로부터 전환된 생산능력에서 나와야 하며, 계약에 물량 약정이 포함된 경우 전환은 드물다.

그래서 TSMC가 2nm 생산량을 월 120,000웨이퍼 쪽으로 끌어올리고 2nm 팹 5곳을 동시에 램프업하고 있다. 이 회사는 가상의 시장을 위해 생산능력을 늘리는 것이 아니라 이미 받아둔 주문을 따라잡으려는 것이다. N3 대비 N2의 첫해 웨이퍼 생산량이 45% 더 높다는 것은 학습 곡선이 얼마나 더 빠르게 진행되고 있는지를 보여주는 척도다.

구매자 입장에서 실질적 함의는 2027년의 할당 논의가 2022년 웨이퍼 계약이 아니라 2028년 패키징 생산능력에 의해 결정될 것이라는 점이다. 패키징 생산능력을 일찍 확보한 기업은 가속기를 받게 될 것이고, 웨이퍼만 확보한 기업은 슬롯을 기다리게 될 것이다.

11. 구매자에게 이것이 의미하는 바

생산능력 할당은 패키징 문제다.제품에 CoWoS 또는 SoIC가 필요하다면, 핵심 제약은 웨이퍼 투입량이 아닙니다. 팹 착공이 아니라 패키징 인증 일정을 추적하세요.

애리조나 패키징 라인을 주시하세요.AP1(SoIC)과 AP2(CoPoS)는 미국산 웨이퍼를 미국 내에서 패키징할 수 있는지를 결정합니다. 이들이 가동되기 전까지 미국의 생산능력은 최첨단 제품의 경우 여전히 아시아 패키징에 의존합니다.

기판과 HBM의 연동을 예상하세요.14x-reticle CoWoS 패키지에 20개의 HBM 스택이 포함되면 오늘날의 부품보다 훨씬 더 많은 기판 면적과 메모리를 소비합니다. 기판과 HBM 공급은 패키징만큼이나 AI 가속기 생산량을 제약할 것입니다.

텍사스 보고서를 생산능력으로 간주하지 마십시오.승인되더라도 six-fab 사이트는 기여하기까지 수년이 걸릴 것입니다. 2027–2029년 할당은 애리조나와 타이완을 중심으로 계획하고, 텍사스는 2030+ 선택지로 취급하십시오.

비용 격차를 가격에 반영하십시오.미국산 최첨단 웨이퍼는 감가상각비와 인건비가 더 높습니다. 계약이 타이완의 비용 구조를 전제로 한다면, 할당 논의 전에 그 전제를 재협상하십시오.

플랫폼 수준에서 다각화하십시오.SoC 주변의 범용 부품은 이중 소싱이 간단합니다. SoC 자체의 경우 현실적인 헤지는 두 번째 벤더가 아니라 두 번째 플랫폼 세대입니다.

12. 시나리오

가장 주목할 시나리오는 마지막 것이다. 패키징 결정은 팹 결정보다 더 저렴하고 빠르며 수익에 더 가깝다. TSMC가 특정 연도에 한계 자본을 어디에 투입할지 선택해야 한다면, 패키징이 투자 회수 측면에서 승리한다 — 그래서 자이가 2027년 공급에 있어 어떤 텍사스 발표보다 더 중요할 수 있다.

13. 실제로 중요한 두 가지 질문

첫 번째는 첨단 공정 개발이 대만에 남을지 여부다. 모든 공식 발언은 그럴 것이라고 말한다. 그러나 개발은 물량을 따라가며, 물량은 이동하고 있다. A16과 후속 노드는 대규모로 이를 디버깅하는 엔지니어들에 의해 정의될 것이며, 그 규모는 점점 미국 쪽으로 기울고 있다.

두 번째는 U.S. 비용 곡선이 수렴하는 시점이다. TSMC는 첨단 공정 가격에서 2~5배의 건설 프리미엄을 흡수할 수 있다. 그러나 가격을 인상하거나 더 낮은 수익을 감수하지 않고서는 10개 팹, 2개 패키징 공장, 두 번째 클러스터 전반에 걸쳐 이를 무기한 흡수할 수는 없다. 수렴은 현지 공급업체 성숙도, 인력 생산성, 가동률에 달려 있으며, 이들 중 어느 것도 일정대로 도래하지 않는다.

두 질문 모두 팹 수를 세는 것으로는 답할 수 없다. 두 질문 모두 각 새 노드의 첫 실리콘이 어디에서 디버깅되는지, 그리고 TSMC가 지역별 매출총이익률에 대해 무엇이라고 말하는지를 지켜봄으로써 답할 수 있다.

거의 제기되지 않는 세 번째 질문이 있다: 무엇이 텍사스 계획을 불필요하게 만들까? 애리조나의 패키징 라인이 일정대로 가동되고, 2nm 가동률이 한곳에 10개 팹을 정당화할 만큼 충분히 높게 유지되며, 비용 격차가 예상보다 빠르게 좁혀지면, 두 번째 클러스터는 전략적이라기보다 선택 사항이 된다. 그러한 조건 중 어느 것도 TSMC의 단독 통제 하에 있지 않으며, 그래서 이 계획은 비공개로 결정되기 전에 공개적으로 논의되고 있다.

14. 일정

15. FAQ

텍사스 계획은 확정되었나요?

아니요. Taiwan's Economic Daily가 장비 업계 소식통을 인용해 보도한 내용입니다. TSMC는 이를 확인하지 않았으며, 관계자들은 어떤 결정이든 이사회의 권한이라고 말합니다.

애리조나를 대체하게 되나요?

아니요. 보도된 계획은 애리조나에 추가되는 두 번째 클러스터에 대한 것이며, 애리조나는 $265 billion이 확정되어 있습니다.

왜 6개 팹인가요?

이 숫자는 실행 가능한 클러스터에 필요한 것을 반영합니다: 공유 유틸리티, 공급업체 존재 및 인력 투자를 정당화할 수 있을 만큼 충분한 물량입니다. 각각 월 20,000–25,000 웨이퍼 기준으로, 6개 팹은 월 120,000–150,000 웨이퍼를 의미합니다.

이는 첨단 R&D가 미국으로 이전한다는 뜻입니까?

관계자들은 아니라고 말하며, TSMC는 가장 첨단 개발은 대만에 남는다고 일관되게 말해 왔습니다. 제조 확장과 개발 거점은 별개의 결정입니다 — 현재로서는.

CoPoS란 무엇입니까?

웨이퍼 레벨 CoWoS와 미래의 대형 포맷 패키징 사이에 위치한 패널 레벨 패키징 기술입니다. TSMC는 이를 애리조나의 AP2와 치아이의 P4 또는 P5에 적용할 계획입니다.

WMCM이란 무엇입니까?

웨이퍼 레벨 멀티칩 모듈(Wafer-level multi-chip module)은 여러 다이를 웨이퍼 레벨에서 통합하는 패키징 방식이다. Chiayi P1은 Apple 전용 WMCM 라인으로 설명된다.

패키징 캐파가 웨이퍼 캐파보다 더 중요한 이유는 무엇인가?

AI 가속기는 시작되는 웨이퍼 수가 아니라 조립 및 테스트할 수 있는 패키지 수에 의해 제한된다. 패키징할 수 없는 웨이퍼는 출하할 수 없다. 패키지당 20~24개의 HBM 스택이 계획되어 있어, 패키징은 각 가속기가 소비하는 메모리 양도 결정한다.

유통업체는 무엇을 주시해야 하는가?

CoWoS 리드 타임, Arizona AP1/AP2 진행 상황, 그리고 Texas에 관한 이사회 발표 여부. 처음 두 가지는 2027년 공급에 영향을 미치고, 세 번째는 2030년에 영향을 미친다.

16. 용어집

• CoWoS— 칩 온 웨이퍼 온 기판; 로직 및 HBM을 위한 TSMC의 2.5D 패키징 플랫폼.
• SoIC— 시스템 온 인티그레이티드 칩스; TSMC의 3D 적층 기술.
• CoPoS— 칩 온 패널 온 기판; 패널 레벨 패키징 방식.
• WMCM— 웨이퍼 레벨 멀티칩 모듈.
• 레티클— 리소그래피 장비의 노광 필드; 패키지 크기는 흔히 이의 배수로 설명됩니다.
• HBM— AI 가속기와 함께 사용되는 적층형 DRAM인 고대역폭 메모리.
• InFO— 통합 팬아웃 패키징.
• N2 / A16— TSMC 공정 노드; A16은 N2의 후속 공정입니다.
• 월당 웨이퍼 수(wpm)— 팹의 표준 생산능력 단위입니다.

17. 출처

• TSMC 투자자 관계 및 분기 실적 자료:investors.tsmc.com
• TSMC 뉴스룸 및 기술 심포지엄 공개 자료:tsmc.com
• 대만 경제부 / 자이(Chiayi) 관련 공원 관리청 발표:moea.gov.tw
• Economic Daily (Taiwan) 보도, 2026년 9월 30일

18. 관련 읽을거리

패키징 및 라이선스 분쟁이 공급망을 통해 어떻게 진행되는지 알아보려면, 다음에 대한 당사의 분석을 참조하세요:Qualcomm–Arm 로열티 재판및 다음에 대한 당사의 리뷰:2026년 칩 공급망을 재편하는 네 가지 신호.